1. Kravanalys för ASIC Design, Implementation och Verificaiton
2. Modellering som effektiv RTL
3. Kunna kontrollera och skriva komplexa logiska och fysiska syntetskript
4. Utföra statisk timing- och effektanalys
5. Verifiering med användning av begränsningsstimuleringsgenerering och påståenden
6. Applicera ovanstående till ett komplext verkligt exempel som utses av examinator